在一个已有的PCB板子上分析和发现信号完整性问题是一件非常困难的事情，即使找到了问题，在一个已经成型的板子上实施有效的解决方法也会花费大量时间和费用。一个最有效的方法就是在物理设计完成之前查找、发现并在电路设计过程中消除或减小信号完整性问题，这就需要在EDA工具的辅助下，对电路的参数进行仿真分析，以提前发现问题，缩短研发周期，降低研发成本，同时也可以增强设计者的自信度。

应华目前具有完善的SI仿真设计流程和SI问题解决方案，布线前的仿真可以根据信号完整性的设计要求以及时序要求，帮助设计者选择元器件、调整原器件布局、规划系统时钟网络、以及确定关键网络的短接策略和拓扑结构；布线后的仿真可以评估走线的反射、振铃、过冲、串扰，时序等参数是否符合设计要求，帮助发现潜在的SI问题，提高设计的可靠性。

1、反射仿真：评估信号由于阻抗失配而引起的一系列问题，如过冲、振铃、单调性、码间干扰等。
2、串扰仿真：评估高密度走线时同层和相邻层走线之间的串扰大小。
3、时序仿真：针对共用时钟系统和源同步时钟系统的时序要求，评估走线的电气延时是否在设计时序要求之内。
4、高速链路建模与仿真：对Ghz以上的高速串行链路进行建模仿真分析，输出走线，过孔，连接器，焊盘的S参数模型，评估信号的眼睛大小，抖动大小以及误码率。
5、优化分析：对以上特定的内容，结合以往的设计经验，对走线进行优化设计分析，找出满足设计的最优解，提供优化建议，如：短接方式，拓扑结构，时序设计建议，差分对设计建议等等。
应华可以提供的报告内容包括：仿真设置条件，波形文件，时序参数列表，分析结果和结论，优化建议等。