ATMEL  A5D31 SDRAM Layout Guide
Placement：
1. 电源电容须放在对应的PAD下方
Trace：
1. 同组讯号线须走同一层
a. Group1(第一层)：
Net Name：DDR_DQM0、DDR_DQS0、DDR_D0~DDR_D7
b. Group2(第一层)：
Net Name：DDR_DQM1、DDR_DQS1、DDR_D8~DDR_D15
c. Group3(第三层)：
Net Name：DDR_DQM2、DDR_DQS2、DDR_D16~DDR_D23
d. Group4(第三层)：
Net Name：DDR_DQM3、DDR_DQS3、DDR_D24~DDR_D31
e. Group6(第三层)：Net Name： DDR_CLK、DDR_CLKN
*L4对应到L3 CLOCK的区块禁止走线，请用GND Plane包覆
f. Group5(第六层)：
Net Name：DDR_CAS、DDR_RAS、DDR_WE、DDR_CKE、DDR_CS
g. Group6(第一层)：DDR_VREF
*和其它讯号线、电源或地线间距150 mil
2. 线长：
a. 全部讯号线长度需小于2000 mil或更短
b. Clock线长最短与最长误差10mil
c. 全部讯号线(CLOCK、DQS、DQM、DQ、Address、Command)
须等长，线长最短与最长误差10mil
3. 线宽、线距：
a. 阻抗表：
6层板 1.2T  
层别 单端阻抗值及对应之层别与线宽 差动阻抗值及对应之层别与线宽/线距
 50 90 100
L1 5.5 5.5/6 4.5/6
L3 6 5/6 4/7
L4 6 5/6 4/7
L6 5.5 5.5/6 4.5/6
b. 同Group单线间距：12mil
c. 不同Group间距：20 mil
d. DDR_VREF 线宽：10 ml
4. 全部讯号线请使用圆弧绕线、不可使用45度绕线
5. 由TOP至其它层的Via请全部靠近CPU及SDRAM
6. 上下层的讯号线尽可能不要平行、要90度交叉
Plane：
Net Name：VDDIODDR 请在L5 VCC层铺整片
Net Name：1V8请走L5 VCC，线宽需40 mil