4 clock Group 时脉群组

4-1 DDR2 clock 的差动对,绕线方式为 W/S=5/5 CLK+和CLK-之间 line/space 是1:1
组内信号间距建议在10mil以上(2W)，组间信号间距在15mil以上 (3W)。
4-2 总长度含串接的电阻必需<900mil ( 22.9mm) , 希望能够在 1.25cm (500mil)以内. 每对线via数量要相同 ,要少於4个Vias.
4-3 CLK+和CLK-之间的差距不可大於20mil.
5 Control Group控制群组线最大长度 2吋
5-1 控制信号群组DDR_CS、DDR_RAS、DDR_CAS、DDR_WE
组内信号间距建议在10mil以上(2W)，组间信号间距在15mil以上 (3W)。
5-2 DDR_LDM & DDR_LDQS:
距群组内信号使用5/9mils；距非群组内信号用5/20mils 组内信号间距建议在10mil以上(2W),组间信号间距在15mil以上(3W)。
5-3 总长度必需<900mil,希望能够在 1.25cm (500mil)以内, Vias建议少於4个.
5-4 相同群组内 DQM, DQS 长度自我误差 <1.5mm (60mil)
信号长度 Xm1DATA, Xm1DQS and Xm1DQM ,等3组, 组和组,长度自我误差在 -/+ 1.0mm
6 Address Group 地址群组
6-1 DDR_ADDR的位址线群组，间距群组内信号使用 W/S =5/5；组内信号间距建议在10mil以上(2W),组间信号间距在15mil以上(3W)。
6-2 总长度必需<900mil,希望能够在 1.25cm (500mil)以内, Vias建议少於4个.
7 Data Group数据群组Data 分 2群
7-1 DQ[7..0] & LDM 线长以 LDQS/LDQS# 的平均长度当参考 +/- 60 mil , 总长度必需<900mil ,要少於4个Vias.
尽量和 LDQS/LDQS# 使用相同via数量以及同一层走线.
7-2 DQ[15..8] & UDM 线长以 UDQS/UDQS# 的平均长度当参考 +/- 60 mil , 总长度必需<900mil ,要少於4个Vias.
尽量和 UDQS/UDQS# 使用相同via数量以及同一层走线.
7-3 為避免layout不必要的换层 , 每个DQ signal 可於data byte间相互swapped.
7-4 相同群组内 DQ 长度自我误差 <1.5mm (60mil)
7-5 Xm1DATA信号线 , space 用 3W 原则，间距群组内信号使用 W/S =5/5
7-6 Xm1DATA信号线, 相同 via 数.
8 阻抗值
8-1 Differential Trace Impedance 差动线阻抗 100 ohms+/- 15%
8-2 Single-end trace Impedance 单端线阻抗 50 ohms+/- 15%
8-3 均不可交错