pcb设计Amphenol 板（power，LAN,SATA,KB-MS,VGA,LVDS,SERIAL PORT,USB）

 注意事项 (Attention)
Item Description
1 Crystal及Oscillator (X开头之组件) 底下之每一层面请尽量勿走线，电容摆放和IC同一面,不要走超过500mils
2 Clock signals请勿走至其它chipset底下
3 请先走Clock signals，再走其它讯号
4 Clock generator底下请尽量不要走线(每一层)，并用GND plane围起来。
5 BGA的 GND 或POWER VIA..以一球一个为标准,直接打到PLANE,
不要在正层包SHAPE..再一起打VIA(万一辨不到，以不超过3 pin 为限)
6 P开头之电源讯号,至少要有15mil,且离其它讯号15mils以上，和低速讯号则可保持一般线距。
7 蛇线绕在发射端…已不超过整段差动对的1/3为准
8 不加测点
9 Power trace defalult 20/40….宽20mil..离其它讯号40mil
10 GND trace,每一INCH必须要有一个VIA
11 PCB表面层，没用到的区域尽可能铺铜 　
 
Note: 每一对diff信号在PCB板上的线长每inch会上升1ps的jitter，其它因素如数据型态、edge rates、阻抗不连续、串音等也会造成系统的jitter
Note: 每一对diff信号在PCB板上的线长每inch会产生0.25到.035dB的损失，其它因素如vias、edge rates、阻抗不连续、串音等也会造成系统的损失
Note: PCIE和DMI走线的参考平面最好是GND平面(好的参考平面可以帮助缩小共差对上的AC common mode电压且有益于信号质量及EMI效应)
Note: breakout area指的是PCB板上与BGA包装的外露pin脚所连接的走线的那些区域
Note: 使用45度转折可以减少由于阻抗不连续而产生的信号反射

 平行的执行在高速USB信号在线的高速clk和周期信号走线愈短愈好以减小串音.建议距离clk信号的距离为50 mils
 优先摆放ICH和主要组件在还未绕线的PCB板上.将高速clk、周期信号和USB2.0动差对的绕线长度调到最小.将高速clk/周期信号 到USB2.0及其它connector(I/O、control和signal header或power connector)间的距离愈大愈好
 使用愈少的vias和转折在USB2.0的绕在线可以减少反射和阻抗的改变
 不要把USB2.0的走线绕经Power connector或其它接口的connector或振荡器或crystal或频率合成器或磁性装置或使用双倍频率的IC
 避免高速USB信号有stubs存在.如果无法避免，total长度不要超过200 mils
 将相同性质的信号线绕在同一区且与其它性质的线分开
 traces or surface shapes of front panel from VCC to the thermistor, to Cbypass and to connector  power and ground pins should be at least 50 mils wide to ensure adquete current carrying capability.
 front panel的power和ground nets要有二倍的vias. Trace的长度愈短愈好
 尽量避免高速信号走线的换层发生
 将CM choke离USB connector愈近愈好
 将USB的decoupling电容愈靠近port愈好且power-carrying走线愈粗愈好，此走线的规则是如果system fuse可以承受1 amp则此走线要能承受至少1.5 amp
 使用common mode chokes可以使得噪声衰减，对EMI的防制有益. 将此choke靠近USB connector的信号接脚放置
 但common mode chokes会扭曲全速和高速信号的质量.当choke的阻抗增加时此扭曲会增加.因此choke的阻抗要符合在100MHz80到90 Ω的目标值
 将放在daughter card上的Vbus之bypass电容,CMC和ESD压抑组件离connector pins愈近愈好
 将front panel connector card上的trace长度愈短愈好,建议小于2-inch
 遵守20．h 定律,维持走线至少距离平面边缘(Vcc或GND，根据走线所跨越的平面) 20．(在平面之上的高度).此定律可以预防信号coupling到邻近的走线且可以避免信号由PCB板的边缘自由辐射到空气中