PCB LAYOUT 设计S3C6410芯片和Dram要点
以下文件 line/space 我是以 5/5 mil写的, 如果 layout 不下 可以修改为 4/4
1 共通部分
1-1 Power Design 电源以下 MCU 指 S3C6410
1-1-1 使用两颗对地电容(0.1uf)以降低杂讯 , 一颗靠Coach另一颗靠近DDR 靠VREF pads越近越好 , 线宽最少20mil.
1-1-2 0.1uf电容越靠近pads越好 , 直接摆於於 MCU及DDR背面为最佳. （若不能放背面，则要放在Coach旁，
直接打via 进power & GND plane层)
1-1-3 稳压电容10uf 邻近 MCU 或DDR但不需要像0.1uf很靠近 , 在Power plane以内.
1-1-4 电容两端最好直打到plane层，若拉线越短越好要用40mil线宽, 如果可能的话使用2个vias .
1-1-5 电源换层建议至少4个vias.
1-1-6 每个 MCU Power pad 及GND pad最好有一via直接相连 , 越短越近越粗越好(>20mil trace)
如果许可的话via on pads 最佳.
1-2 其他
1-2-1 Trace线有完整之参考层(完整的铜箔面)
1-2-2 走线层面的规划，不要有串音干扰
1-2-3 每个 Dram 至少要有 2个 耦合电容
1-2-4 Dram 要有 VDD/VSS 层
1-3 Crosstalk Control 串音
1-3-1 CK/CK#, LDQS/LDQS# and UDQS/UDQS# - 较易和其他讯号產生crosstalk必需至少保持与其他信号2W,
最好3W线宽的距离.
1-3-2 差动讯号D+/D-间不会有crosstalk產生 ,本身自己线距可以阻抗控制决定.
1-3-3 差动对的PN相减长度(Matching)要在25mils内，也就是说PN差动对(D+ - D-）彼此误差不能大於25mils，
一般还是会设成5mils，信号品质会比较好.
2 Dram layout 重要顺序如下: 4组 信号群组
2-1 Differential (CLK - /CLK+) clock Group 时脉群组
2-2 Differential (DQS0 - DQS4) Data Group数据群组
2-3 Address Group 地址群组
2-4 Control Group控制群组(DDR_CS、DDR_RAS、DDR_CAS、DDR_WE), 以上信号Intel 通常称为Command Group
Layout 顺序也有人是 Data/Strobe→Address/CMD→Control →Clock→ Power
3 信号 trace 长度
3-1 所有TRACE的总长 (clock, address, and command signals) 不可以超过<900mil ( 22.9mm)
希望能够在 1.25cm (500mil)以内. DDR2的资料线跟位址线最大长度 2吋
3-2 讯号组要有不同阻抗, 时脉组 clock 比 数据组data signal group,控制组control signal groups 长 .
3-3 不同信号群组长度 误差必须於 10mm以内
3-4 CK/CK#, LDQS/UDQS, LDM/UDM 各对自我误差<20 mil, 3对differential讯号没有相互长度相等的要求,
总长度含串接的电阻必需<900mil ( 22.9mm) , 希望能够在 1.25cm (500mil)以内. 每对线via数量要相同 ,要少於4个Vias.
(U3,U4的脚 CK/CK#, LDQS/UDQS, LDM/UDM)
3-5 等长绕线需保持2倍线宽的距离 , 并以45弯曲不建议使用直角.
3-6 DDR RAM上的速度很快，所以每条trace之间的差距不可超过50mil.