Hardware and Layout Design Considerations for DDR3 SDRAM Memory Interfaces,

Rev. 1

8

Freescale Semiconductor

VTT Voltage Rail

4

V

TT

 Voltage Rail

For a given topology, the worst case V

TT

current should be derived. Assuming the use of a typical R

T 

parallel termination resistor and the worst case parameters given in 

Table

2

, sink and source currents can 

be calculated. 

The driver sources (V

TT

plane would sink) the following based on this termination scheme:

(V

DD_max

–

V

TT_min

)/(R

T

 + R

DRVR

)

=

(1.575

–

0.702 V)

/

(47

+

20)

=

13 mA

The driver sinks (V

TT

plane would source) the following based on this termination scheme:

(V

TT_max

 –

V

OL 

/ (R

T

+ R

S

+ R

DRVR

)

=

(0.798

–

0 V)

/

(47

+

20)

=

12 mA

A bus with balanced number of high and low signals places no real demand on the V

TT

supply. However, 

a bus with all DDR address/command/control signals low (~ 28 signals) causes a transient current demand 

of approximately 350 mA on the V

TT

 rail. The V

TT 

regulator must provide a relatively tight voltage 

regulation of the rail per the JEDEC specification. Besides a tight tolerance, the regulator must also allow 

V

TT

along with V

REF 

(if driven from a common IC), to track variations in V

DDQ

over voltage, temperature, 

and noise margins.

5

Layout Guidelines for the Signal Groups

To help ensure the DDR interface is properly optimized, Freescale recommends the following sequence 

for routing the DDR memory channel:

1.

Route data

2.

Route address/command/control

3.

Route clocks

The data group is listed before the command, address, and control group because it operates at twice the 

clock speed, and its signal integrity is of higher concern. In addition, the data group constitutes the largest 

portion of the memory bus and comprises most of the trace matching requirements (those of the data 

lanes). The address/command, control, and data groups all have a relationship to the routed clock. 

Therefore, the effective clock lengths used in the system must satisfy multiple relationships. The designer 

should perform simulation and construct system timing budgets to ensure that these relationships are 

properly satisfied. 

Table

2. Worst Case Parameters for V

TT

 Current Calculation

Parameter

Values

Comment

V

DDQ

(max)

1.575 V

From JEDEC spec 

V

TT(max)

0.798 V

From JEDEC spec

V

TT(min)

0.702 V

From JEDEC spec

R

DRVR

20 

Ω

Nominally, full strength is ~ 20

Ω

s

R

T

47 

Ω

Can vary. T

ypically 25–47

Ω

s.

V

OL

0 V

Assumes driver reaches 0

V in the low state.

Hardware and Layout Design Considerations for DDR3 SDRAM Memory Interfaces,

Rev. 1

Freescale Semiconductor

9

Layout Guidelines for the Signal Groups

5.1

Data—MDQ[0:63], MDQS[0:8], MDM[0:8], MECC[0:7]

The data signals of the DDR interface are source-synchronous signals by which memory and the controller 

capture the data using the data strobe rather than the clock itself. When transferring data, both edges of the 

strobe are used to achieve the 2x data rate. 

An associated data strobe (DQS and DQS) and data mask (DM) comprise each data byte lane. This 11-bit 

signal lane relationship is crucial for routing, and 

Table

3

 depicts this relationship. When length matching, 

the critical item is the variance of the signal lengths within a given byte lane to its strobe. Length matching 

across all bytes lanes is also important and must meet the t

DQSS

 parameter as specified by JEDEC. This is 

also commonly referred to as the write data delay window. Typically, this timing is considerably more 

relaxed than the timing of the individual byte lanes themselves.

NOTE

When routing, each row (that is, the 11-bit signal group) must be treated as 

a trace-matched group.

5.2

Layout Recommendations

Freescale strongly recommends routing each data lane adjacent to a solid ground reference for the entire 

route to provide the lowest inductance for the return currents, thereby providing the optimal signal 

integrity of the data interface. This concern is especially critical in designs that target the top-end interface 

speed, because the data switches at 2x the applied clock. When the byte lanes are routed, signals within a 

byte lane should be routed on the same critical layer as they traverse the PCB motherboard to the 

memories. This consideration helps minimize the number of vias per trace and provides uniform signal 

characteristics for each signal within the data group.

To facilitate ease of break-out from the controller perspective, and to keep the signals within the byte group 

together, the board designer should alternate the byte lanes on different critical layers (see 

Figure

1

 and 

Figure

2

).

Table

3. Byte Lane to Data Strobe and Data Mask Mapping

Data

Data Strobe

Data Mask

Lane Number

MDQ[0:7]

MDQS0, MDQS0

MDM0

Lane 0

MDQ[8:15]

MDQS1, MDQS1

MDM1

Lane 1

MDQ[16:23]

MDQS2, MDQS2

MDM2

Lane 2

MDQ[24:31]

MDQS3, MDQS3

MDM3

Lane 3

MDQ[32:39]

MDQS4, MDQS4

MDM4

Lane 4

MDQ[40:47]

MDQS5, MDQS5

MDM5

Lane 5

MDQ[48:55]

MDQS6, MDQS6

MDM6

Lane 6

MDQ[56:63]

MDQS7, MDQS7

MDM7

Lane 7

MECC[0:7]

MDQS8, MDQS8

MDM8

Lane 8

Hardware and Layout Design Considerations for DDR3 SDRAM Memory Interfaces,

Rev. 1

10

Freescale Semiconductor

Layout Guidelines for the Signal Groups

Figure

1. Alternating Data Byte Lanes on Different Critical Layers

—

Part 1 

Data Lane 7

Data Lane 5

Data Lane 3

Data Lane 1